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[디지털데일리 고성현기자] SK하이닉스가 2029년 양산 예정인 HBM5를 위해 하이브리드 본딩 장비를 조기 도입할 것이라는 관측이 나왔다.

6일 카운터포인트리서치는 SK하이닉스가 미국 어플라이드 머티어리얼즈, 네덜란드 BE 세미컨덕터(BESI)가 공동 개발하는 하이브리드 본더를 조기에 도입해 우위를 점할 것이라고 밝혔다.

카운터포인트리서치는 "SK하이닉스의 경우 어플라이드 머티어리얼즈와 BESI의 통합 솔루션을 조기에 도입해 향후 대역폭, 지연시간, 전력, 속도 등 다양한 성능 요구를 충족할 수 있는 전략적 우위를 확보하고 있다"며 "어플라이드의 공정 모듈 역량과 BESI의 하이브리드 본딩 기술을 결합해 첨단 반도체의 대량 생산에 필수적인 공정 안정성과 일관성을 확보할 수 있는 기반을 마련할 것으로 기대된다"고 설명했다.

하이브리드 본더는 칩과 칩, 웨이퍼와 칩, 웨이퍼와 웨이퍼 등을 구리 패드로 직접 붙이기 위해 활용하는 장비다. 기존에는 수십~수백 ㎛ 수준의 크기인 마이크로범프를 녹여 붙이는 열 압착(TC) 본딩 방식을 활용해 왔다. 그러다 HBM4E 등 이후 차세대 제품에서는 대역폭을 담당하는 입출력(I/O) 단자가 크게 늘어나는 데다 발열과 신호 왜곡 등 문제로 한계를 맞이할 수 있다는 관측이 나왔다.

통상 HBM은 일반적으로 12단과 16단 수준의 D램 코어 다이를 적층해 구현한다. 현재는 SK하이닉스가 매스리플로우몰디드언더필(MR-MUF), 삼성전자와 마이크론이 열압착비전도성접착필름(TC-NCF) 기반의 TC 본딩 공정으로 제작해 왔다. 카운터포인트리서치는 적층 수가 20단 이상으로 증가할 경우 신호 무결성과 전력 효율, 열 성능 측면에서 한계가 생기며 하이브리드 본더 도입이 필요해질 수 있다고 내다봤다.

하이브리드 본더를 활용하면 범프 없이 구리 패드를 직접 부착해 HBM 두께를 기존보다 줄일 수 있는 장점이 있다. 코어 다이 간 간격(pitch)이 줄면 전기 저항 손실이 줄어 신호 무결성을 갖추면서도 전력 효율을 높일 수 있고, 더 많은 D램 코어 다이를 쌓아 더 많은 I/O 단자를 구현할 수 있게 된다.

특히 엔비디아의 높아진 HBM 요구 스펙이 이를 촉발할 수 있다는 전망도 제시했다. 현재 하이브리드 본더는 높은 기계적 평탄화(CMP) 요구와 구리 패드 정렬 등 진입장벽으로 HBM용으로 상용화되지 못했다. 하지만 엔비디아가 요구하는 HBM의 대역폭과 효율성 성능이 커지면서 이에 따른 하이브리드 본더 도입이 가속화될 수 있다는 뜻이다.

카운터포인트리서치는 "HBM5는 하이브리드 본딩의 실질적인 전환점이 될 것"이라며 "SK하이닉스가 차세대 AI GPU 사이클에 맞춰 2029~2030년경 HBM5를 출시할 것으로 예상하며, 해당 시점을 기점으로 하이브리드 본딩이 본격적으로 양산 단계에 진입해 더 높은 성능과 효율을 구현할 것으로 전망한다"고 설명했다.