- 수율 하락·원가 부담 ‘최소화’

[디지털데일리 김도현 기자] “극자외선(EUV) 패터닝 공정 등으로 반도체 제조 비용과 난도가 올라가고 있다. 우리는 예전에 관심 없던 후공정 기술이 전공정과 융복합되는 시대에 살고 있다.”

27일 인천 인하대 항공우주융합캠퍼스에서 열린 ‘2022년 한국반도체디스플레이기술학회 춘계학술대회’에서 SK하이닉스 강지호 펠로우는 이렇게 말했다.

최근 반도체 패키징이 강조되는 가운데 업체마다 기술 향상에 초점을 맞추고 있다. 현재 인텔은 ‘포베로스’, SK하이닉스 ‘실리콘관통전극(TSV)’ 등 패키징 기술을 선보인 바 있다. 포베로스는 3차원(3D) 적층 솔루션 방식의 패키징이다. TSV는 수천 개의 미세한 구멍을 뚫어 상층과 하층의 구멍을 수직 관통하는 전극으로 연결하는 방식이다. 인텔은 TSV와 구리 기둥을 병행하는 포베로스 옴니도 준비 중이다.

인텔을 거쳐 SK하이닉스에서 근무 중인 강 펠로우는 ‘하이브리드 본딩’을 대안으로 꼽았다. 하이브리드 본딩은 기존에 반도체 기판과 칩을 붙이는 패키징 방식과 차이가 있다. 웨이퍼 단계에서 칩 간 연결을 위한 비아(2개 금속선을 접속시키는 매개체) 패턴을 에칭한 뒤 해당 패턴에 구리 패드를 만든다. 이후 화학기계연마(CMP)로 웨이퍼 표면을 연마하고 웨이퍼에 구리 패드를 깎아나고 미세한 수준의 흠을 만드는 기술이다.

강 펠로우는 “회로 간 선폭이 좁아지고 칩과 기판을 연결하는 범프가 작아지면서 패키징 자체가 어려워지고 있다. 하이브리드 본딩이 이를 돌파하는 키가 될 것”이라고 언급했다.
이날 네패스 김종헌 부사장은 팬아웃(FO)-패널레벨패키지(PLP)와 기판이 없는 시스템인패키지(SiP) 기술을 소개했다. FO는 반도체 입출력(I/O) 단자를 칩 바깥으로 배치해 숫자를 늘릴 수 있는 구조다. PLP는 웨이퍼에서 자른 칩을 사각형 모양 패널에 배치해 패키징한다. 버리는 테두리를 최소화할 수 있다. FO-PLP는 차세대 패키징 기술로 주목을 받고 있다.

네패스의 600밀리미터(mm) PLP는 300mm 웨이퍼레벨패키지(WLP) 대비 5배 생산량을 늘릴 수 있는 것으로 전해진다. WLP는 웨이퍼 단계에서 패키징하는 방식이다.

nSiP는 재배선(RDL) 기술을 활용해 기판과 와이어를 배제한 WLP 기반 초소형 멀티칩모듈 솔루션이다. 기판 등 부품을 사용하지 않기 때문에 기존 패키지 대비 1/3 수준으로 작게 만들 수 있다. 신호 전달 거리가 30% 이상 짧아져 칩 성능도 높인다. 반도체 기판 공급난이 장기화한 상황에서 적합한 대안으로 꼽힌다.

김 부사장은 “결국 반도체 수익성, 양산성 등을 얼마나 올리느냐가 중요한 데 후공정 발전을 통해 이뤄낼 수 있을 것”이라고 강조했다.


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