- 삼성전자는 오류보정 기능 갖춘 LPDDR4 D램 논문 발표

[디지털데일리 한주엽기자] SK하이닉스가 실리콘관통전극(TSV) 기술로 데이터 전송 속도를 대폭 끌어올린 차세대 D램의 연구개발(R&D) 성과를 선보인다.

SK하이닉스는 내년 2월 9일부터 13일까지 5일간 미국 샌프란시스코에서 개최되는 국제고체회로학회(ISSCC) 2014에 ‘고대역폭 메모리’(High-Bandwidth Memory HBM)의 R&D 논문(논문번호 25.2, A 1.2V 1Gb x8 Channel 128GB/s High Bandwidth Memory(HBM) DRAM with Effective MicrobumpI/O Test Methods using 29nm Process and TSV Technology)을 공개한다.

SK하이닉스의 HBM은 29나노 공정으로 생산된 D램 다이 4개를 TSV 기술로 적층, 칩당 8Gb의 용량을 구현했다. 1.2볼트(V) 전압에서 1Gb당 8개의 정보 입출력(I/O)를 실시, 초당 128GB의 데이터를 전송할 수 있음을 증명했다.

TSV를 이용한 적층 방식은 20나노 이하 D램 공정을 대체할 신기술로 평가받고 있다. 10나노대 공정의 평면 구조 D램은 극자외선(EUV) 노광장비의 성능개선 지연, 전하를 저장하는 커패시터의 A/R(Aspect Ratio) 문제로 개발 작업에 어려움이 클 것이라고 전문가들은 전망한다.

특히 전하 저장 유무로 1과 0을 판단하는 커패시터 용량을 사수하는 것이 도전 과제다. 공정 미세화가 이뤄질 수록 D램의 셀 면적은 좁아진다. 커패시터가 들어설 자리가 적어진다는 의미다. 커패시터 용량이 줄어들면 데이터 보관 시간이 짧아지고 전력 누출량은 증가해 불량율이 높아진다. D램 업체들은 좁아진 셀 면적 위에서 커패시터를 수직으로 길죽하게 늘어올리는 방법으로 용량을 사수해왔지만 10나노대로 들어서면 커패시터 용량 사수가 불가능할 것이라는 설명이다.

TSV 기술로 D램 칩을 적층하는 이유는 바로 집적도 확대를 통한 원가 절감, 병렬 데이터 처리 방식을 통한 성능 개선을 위해서다. 이미 삼성전자와 마이크론도 TSV 기술을 활용한 D램의 개발 계획을 밝힌 바 있다.

한편 삼성전자는
ISSCC 2014에 세계 최초로 LPDDR4 규격의 D램을 발표(논문번호 25.1 A 3.2Gbps/pin 8Gbit 1.0V LPDDR4 SDRAM with Integrated ECC Engine for Sub-1V DRAM Core Operation)한다. 25나노 공정으로 제작된 8Gb LPDDR4 D램으로 1V 구동전압에서 I/O당 3.2GB/s의 빠른 속도를 구현했다. 1V보다 낮은 동작전압에서 데이터 신뢰성을 끌어올리기 위해 업계 최초로 에러보정(ECC) 기능을 내장한 것이 특징이다.

올해 ISSCC에서 D램 관련 연구 논문을 제출한 업체는 삼성전자와 SK하이닉스가 유이하다.

<한주엽 기자>powerusr@ddaily.co.kr


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